https://www.densokogei.jp/tegalog/tegalog.cgi ja Copyright 2026 Tue, 21 Apr 2026 06:51:15 +0900 Powered by てがろぐ Ver 3.4.0 ]]> 　バク無し・・・嬉しいような怖いような。
　FIFOはループメモリです。例えば10個のメモリを使うなら10個目を書いた後は１個目から書きます。これを続けます。読出しも同じ。
　ただ、読出しと書き込みはタイミングがシンクしませんので、読出しが書き込みを追い越さないこと、書き込みは一周以上先行しないことが重要です。これらの確認も出来ました。
　処理のタイミングとしては、読出しはLTCの送出に合わせてになりますが、書き込み(パソコンへのデータ要求とも言う)はメモリが空いたら行います。
　パソコンとの通信速度がLTCの送信速度より十分に速く、パソコン側のレスポンスも十分に早ければタイミングがズレることはありません。たぶん。
　読出しが書き込みに追いついてしまえばデータが無いことになりますので、新しいデータが入るまでLTCを送出しないだけです。

#PIC #タイムコード -- Posted by 電装工芸 〔405文字〕 ]]> https://www.densokogei.jp/tegalog/tegalog.cgi?postid=624 https://www.densokogei.jp/tegalog/tegalog.cgi?postid=624 tegalog Thu, 01 Jun 2023 19:59:47 +0900 　ループメモリを非同期で読み書きする構造ですから、それぞれのアドレスカウンタの扱いが肝です。当初悩んだものの、条件を整理すれば案外簡単でした。アルゴリズムの設計大事です。
　こういったモジュールは例外も想定して慎重に動作確認をしなければなりませんが、実機だと確認が難しいのでMPLABXのシュミレータの出番です。ステップ毎のレジスタの変化を観察したいのです。
　MPLABXのシュミレーターは使い方がイマイチわからんのですが、操作メニューが違うだけでやることはv8.92と同じでしょうから、先達の書き込みを参考に探ってみます。

追記
　シュミレーターの使い方は次のサイトがわかりやすい。というか、この通りにやったらシュミレート出来ました。
　MPLAB X の使い方（Simulator編）
　MPLABv8.92とはデザインが違いますが、やっていることは同じなので慣れればいいかなと。PICの中身を知らないと何が何やらですけど・・・
　テスト用に少し書き換えればFIFOの挙動をチェック出来ます。

#PIC -- Posted by 電装工芸 〔494文字〕 ]]> https://www.densokogei.jp/tegalog/tegalog.cgi?postid=623 https://www.densokogei.jp/tegalog/tegalog.cgi?postid=623 tegalog Thu, 01 Jun 2023 15:43:13 +0900 　当初はオペアンプの交換に留めようと思ったのですが、コンデンサは安価で元に戻すのも簡単なので試してみようかと。
　別な部品と共にコンデンサも手配しました。

#音の世界 -- Posted by 電装工芸 〔196文字〕 ]]> https://www.densokogei.jp/tegalog/tegalog.cgi?postid=622 https://www.densokogei.jp/tegalog/tegalog.cgi?postid=622 tegalog Thu, 01 Jun 2023 15:28:15 +0900